chip-spyglass-rdc-resolver

Chip SpyGlass RDC Resolver

分析 SpyGlass RDC 报告，通过 LLM 与知识库中的 RDC 规则信息，对 RTL 进行分析，给出修改建议或生成 waiver 文件。

When to Use

• 处理 chip-spyglass-rdc-chk 生成的 RDC 报告（rdc_summary.log、rdc_verify.log）
• 需要分析 RDC 违例的根因并给出 RTL 修改建议
• 需要为可接受的违例生成 waiver 文件
• RDC 签核前的违例清理

核心工作流

0. 加载 Blackbox 模块列表
1. 解析 RDC 报告 → 提取 (rule, severity, file, line, message) 元组
2. 过滤 Blackbox → 模块在 blackbox 列表中的违例自动 waive
3. 按优先级分类违例 → P0~P4
4. 对 P0/P2 违例：必须修复，LLM 分析 RTL 给出修改方案
5. 对 P1/P3/P4 违例：LLM 分析判断是否真问题，修复或 waive
6. 输出：RTL 修改建议 + waiver 文件

Step 0: 加载 Blackbox 模块列表

读取 blackbox-modules.md（本 SKILL.md 同目录），加载 blackbox 模块列表。

判定规则：

• 模块名匹配 blackbox 列表条目，或
• 违例文件路径包含 blackbox 模块名

如果 blackbox-modules.md 为空或不存在，跳过此步骤。

Step 1: 解析 RDC 报告

RDC 报告来自 chip-spyglass-rdc-chk 的输出，典型路径：

• {module}_work/ds/report/rdc/rdc_summary.log — 汇总报告
• {module}_work/ds/report/rdc/3_rdc_verify.log — 亚稳态检查
• {module}_work/ds/report/rdc/4_rdc_verify_corrupt.log — 数据损坏检查

SpyGlass 日志格式：

Warning [<rule_name>] <file>:<line> <message>
Error [<rule_name>] <file>:<line> <message>

提取：rule_name、severity、file path、line number、violation message。

Step 2: 过滤 Blackbox 违例

对每个解析出的违例，检查其模块是否在 blackbox 列表中。Blackbox waive 的违例在 waiver 文件中单独一节输出。

Step 3: 按优先级分类违例

查 rdc-rules-reference.md（本 SKILL.md 同目录）中的规则映射表。

如果规则不在映射表中，标记为 "unknown rule" 并提示用户手动分类。

Step 4: 执行优先级动作

优先级	动作	输出
P0 (Async Reset Metastability)	必须修复。 添加复位同步器或设置 reset ordering	RTL 修改建议
P1 (Reset-less Path Corruption)	分析判断。 添加 qualifier 或 safe-stating 逻辑	修复或 waive
P2 (RDC on Clock Path)	必须修复。 复位信号禁止组合逻辑驱动时钟	RTL 修改建议
P3 (Reset Convergence)	分析判断。 检查复位是否正确分组	修复或 waive
P4 (Power Domain RDC)	分析判断。 需 UPF 确认隔离/开关	修复或 waive

关键规则：P0 和 P2 绝对禁止 waive，必须从设计层面修复。

Step 5: 生成输出

5a. RTL 修改建议 (rdc_fix_proposal.md)

# RDC Fix Proposal

## Summary
- Total violations: N
- Blackbox waived: N
- P0 must-fix: N (Async Reset Metastability)
- P2 must-fix: N (RDC on Clock Path)
- P1/P3/P4 reviewed: N
  - Fix required: N
  - Waived: N
- Unknown rules: N

## P0 — Must Fix (NEVER Waive)

### [P0] Ar_asyncreset01 — <file>:<line>
**Violation:** <message>
**Root Cause:** <分析>
**Fix:**
```verilog
// Before
<原始代码>